“韬(τ)定律”，是华为正式发表的半导体领域新定律。该定律于2026年5月25日在上海举办的电气电子工程师学会国际电路与系统研讨会上由华为公司正式提出，公司董事、半导体业务部总裁何庭波阐述了该定律。 2026年7月3日，何庭波在中国科学院科技论文预发布平台发布了《面向多层级电子系统的时间缩微理论》V2版本论文。
该定律提出以“时间缩微”替代传统的“几何缩微”作为半导体产业演进的核心逻辑。韬(τ)定律以系统性降低时间常数τ为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。 其构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系，在器件层面优化晶体管和互连，在电路层面应用逻辑折叠技术，在芯片层面进行全栈软硬芯协同设计，在系统层面定义灵衢总线。 基于该定律，华为在过去6年的实践中已成功设计和量产了381款芯片，单代产品晶体管密度从155百万晶体管/平方毫米提升至238百万晶体管/平方毫米，SoC性能核心能效比提升41%，最高主频提升近13%。 2026年秋季发布的麒麟芯片将是逻辑折叠的首次商业化落地。
该定律是在先进制程受限背景下，对“后摩尔时代”提出的一种新探索路径；其核心价值在于方法论革新。 2026年7月3日发布的V2版本论文补充了工程落地细节、实测数据和产品演进路线。 预计到2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。
想要了解更多“韬(τ)定律（半导体领域定律）”的信息，请点击：韬(τ)定律（半导体领域定律）百科
